ZEISS | Jena
Sammle wertvolle Erfahrungen und baue dein Netzwerk auf, während du dich fachlich und persönlich weiterentwickelst. Im Rahmen deiner Tätigkeit entwickelst du Codegeneratoren zur automatischen Erstellung von VHDL-Modulen in Python und integrierst diese in bestehende Designs. Durchführung von Äquivalenztests und Verifikation erfolgt mit der Simulationsumgebung Questa Sim. Zudem bist du verantwortlich für die Synthese des VHDL-Codes auf einer FPGA-Plattform. Du studierst Ingenieurwissenschaften, vorzugsweise Informatik, und bringst Programmierkenntnisse in Python und VHDL mit. Werde Teil von #team ZEISS und gestalte gemeinsam unsere Zukunft! ‒
Weiterbildungsmöglichkeiten | Gutes Betriebsklima | Vollzeit | + weitere Benefits
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